ご挨拶 †

我が社(有限会社赤葉ロジック→以下"RLL"と表示)の活動内容をご理解いただくために、ある程度の技術内容を継続的に技術メモとして公開して行きます。ただし技術メモの公開条件は、apache2ライセンスです。

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/  Copyright 2008 有限会社赤葉ロジック                                       /
/Apache License Version 2.0（「本ライセンス」）に基づいてライセンスされます。/
/あなたがこのファイルを使用するためには、本ライセンスに従わなければ          /
/なりません。本ライセンスのコピーは下記の場所から入手できます。              / 
/     http://www.apache.org/licenses/LICENSE-2.0                             /
/適用される法律または書面での同意によって命じられない限り、本ライセンスに    /
/基づいて頒布されるソフトウェアは、明示黙示を問わず、いかなる保証も          /
/条件もなしに「現状のまま」頒布されます。本ライセンスでの権利と制限を        /
/規定した文言については、本ライセンスを参照してください。                    / 
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LSI設計 †

目次

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systemVerilog UART-16550 †

 RS-232Cでおなじみのシリアル通信モジュールです。
 systemVerilog-IEEE1800-2009で書いてあります。
 これでSVの勉強してね。
 altera cyclone3 
 800cellちょうど  -> fifoをalt_fifoにすれば450cellぐらいかな
 >100MHz
 ””LGPL条件””で公開します。。バグレポート歓迎。。汗）

このページの末尾に置いておきます。

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DMAC回路 †

CPUを介さずにメモリー間のデータ転送を行う回路。 １チャネルで単に転送するだけの回路ですがアップしておきます。

#ref (dmac.v)

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調停回路 †

一つしかない物を多人数で使用するときは調停をする必要が有ります。 代表的な方法に優先権と順番によるものが有ります。

たとえば１本しかない電話を社長が最優先で使用するとか、優先権による調停ですね。 でも知り合いの社長とフィリピンバーのねーちゃんの話だったりして。

回路でも同様に調停回路と言う物が必要なときがありそれぞれ目的に応じて作られています。

ここでは、優先権と順番を切り替えることの出来る3bitの調停回路を公開します。

たいした物では無いけど、検証とかLSI設計ページの構成上置いておきます。 　　

 #ref arbitr.v
 ーー書きかけーー
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コメント †