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主にVMMとsystemVerilogを中心に検証の技術メモを公開します。
目次
randomaize()てそんなに便利??と思ったので数値化しグラフにしてみた。 回路はお手軽にcase文で作成、順番による調停回路20bit(ラウンドロビン)ただしクロック毎に調停する RTLは下記参照
カバレッジ値の変化を見たいだけなのでアサーションはovlのassert_zero_one_hotのみ付けといた。
結果は冒頭のグラフにあるとおりrandomパターンを80個生成でカバレッジ100%達成。結構収束が速い。。回路の性格で?? randomize()を使用した回路検証の雰囲気が何となくつかめた。
cvc_counter&VMMがmodelsimPEで動作しない要因は、
の3点だ。
上記のどの項目も致命的であるが、動作サンプルを動かしてみる→不完全でもVMMとは何かが分かる或いは、実務で使用してみようかなと思える動作状態を目指す。
方針は、
とする。
機能的には、
program文 |=> module文
つまりprogram文で記述できることはmodule文でも記述できる。 program文で不都合な点はスケジューリングにありmodule文より必ず 後ろに来るようスケジューリングされる(同時刻の場合だよ!!)。
と言うことで、module文に置き換えは、気をつけていれば問題なく動作する。
counter_pgm.sv
program counter.... .... endprogram
→
module counter... .... endmodule
注)randomize_ptm()→名前は任意だ。_ptmは”ぱっちもん”を縮めた。
function int randomize_ptm() ; .... return 1 ; endfunction
注)呼び出し側で戻り値を期待しているのでfunctionにして return 1 を入れておく。 例を1個示しておく。要はrandomizeにして欲しい事をプログラムする。 counter_atomic_gen.svならこれ。
function int randomize_ptm() ; logic [31:0] rand_val ; begin : rand_loop while (1) begin rand_val = $random() ; if((rand_val[7:4] < 10) && (rand_val[7:4] > 0)) disable rand_loop ; end end : rand_loop no_of_xactions = {28'h0000000, rand_val[7:4]} ; return 1 ; endfunction
class Test_cfg; を見ると制約で1〜9間での乱数を生成している。
似たような物を作ればOK → if文で0, 10以上を捨てている。。。。
実はQuestaでもverで動作するしないがあり、6.3xでOK、 6.4だめとの事。 modelsimPEはQuestaから機能をかなり削除した物なので基本的な所は同じ。
modelSimPE 6.3gを使用する。
これでコンパイル(vlog)は通る。
以上で波形が出るようになる。